差分晶體振蕩器用于高性能應(yīng)用,并提供多種優(yōu)勢,如對(duì)電源噪聲的更高魯棒性.本應(yīng)用筆記為表1中列出的SiTime差分振蕩器系列提供了端接建議,包括LVPECL,LVDS或HCSL輸出驅(qū)動(dòng)器.還討論了用LVPECL輸出驅(qū)動(dòng)CML或HCSL時(shí)鐘輸入的接口.
SiTime振蕩器的典型輸出上升和下降時(shí)間范圍為250ps至600ps,這使得印刷電路板上甚至很短的走線就像需要阻抗匹配的分布式傳輸線.因此,建議將差分信號(hào)的走線設(shè)計(jì)為匹配長度的受控阻抗傳輸線.這些走線應(yīng)正確端接,以獲得最佳信號(hào)完整性和最低電磁干擾.除了阻抗匹配,終端網(wǎng)絡(luò)還會(huì)影響接收器側(cè)的DC偏置和交流電壓擺幅.

表1:SiTime差分振蕩器

2、LVPECL輸出
圖1顯示了SiTime差分振蕩器系列中使用的低阻抗LVPECL驅(qū)動(dòng)器結(jié)構(gòu).驅(qū)動(dòng)器的輸出級(jí)由一對(duì)公共源極配置的NMOS晶體管組成.典型驅(qū)動(dòng)器阻抗約為5Ω至10Ω.

圖1:LVPECL驅(qū)動(dòng)器輸出結(jié)構(gòu)

2.1、耦合應(yīng)用的終止建議
LVPECL通常在負(fù)載端終止,如圖2所示.輸出端通過50Ω電阻連接到終端電壓,為傳輸線提供良好的阻抗匹配(負(fù)載終端分析見附錄A).圖3(a)顯示了典型端接下LVPECL輸出的單端波形.典型的高電壓輸出(VOH)和低電壓輸出(VOL)信號(hào)電平分別為VDD–0.9V和VDD–1.7V.數(shù)據(jù)表中規(guī)定的VOH和VOL限值考慮了不同器件的輸出驅(qū)動(dòng)器阻抗變化和外部負(fù)載條件.
正負(fù)輸出之間差分波形的電壓擺幅(VDiff=VOUT+-VOUT-)是單端信號(hào)電壓幅度的兩倍.典型LVPECL差分晶振擺幅為1.6V.圖3(b)顯示了差分波形如何定義20%至80%的上升和下降時(shí)間.
請(qǐng)注意,VOH,VOL和電壓擺幅取決于端接,如果使用非默認(rèn)端接,可能會(huì)有所不同.

圖2:帶DC耦合并聯(lián)負(fù)載端接的LVPECL

圖3:典型端接時(shí)的LVPECL邏輯電平

如果LVPECL接收器沒有內(nèi)置端接,外部50Ω端接電阻應(yīng)盡可能靠近接收器放置,以減少可能導(dǎo)致信號(hào)完整性問題的未端接短截線.傳輸線應(yīng)該只在負(fù)載端終止.
在不容易獲得獨(dú)立端接電壓的應(yīng)用中,可以使用形成戴維寧等效網(wǎng)絡(luò)的上拉和下拉電阻來端接50Ω傳輸線(見圖4).這種網(wǎng)絡(luò)在接收器輸入端建立了VDD–2V的DC偏置電壓和有效的50Ω端接阻抗.請(qǐng)注意,3.3V和2.5V有源晶振電源電壓的電阻值不同

圖4:帶戴維寧等效網(wǎng)絡(luò)的LVPECLDC耦合負(fù)載端接

圖5:帶Y偏置端接的LVPECL

大多數(shù)情況下,戴維寧等效端接工作良好,但如果差分對(duì)兩側(cè)的走線之間或電阻網(wǎng)絡(luò)之間存在明顯不匹配,或者接收器對(duì)共模噪聲過于敏感,戴維寧等效端接可能對(duì)電源噪聲敏感.圖5顯示了Y偏置端接網(wǎng)絡(luò),它提供了VDD–2V的有效端接電壓,而無需連接到VDD或接入額外的端接電壓源.終端電壓由流經(jīng)電阻R3的差分晶體振蕩器對(duì)電流之和產(chǎn)生.電容器C1用于在終端電壓下產(chǎn)生交流接地.
2.2、交流耦合應(yīng)用的終端建議

圖6:帶交流耦合端接的LVPECL

LVPECL接收機(jī)可以是DC耦合的,也可以是交流耦合的.如果接收器和振蕩器側(cè)的DC偏置電壓不同,則需要交流耦合電容.在某些情況下,終端網(wǎng)絡(luò)必須交流耦合,如圖6所示.為了使LVPECL驅(qū)動(dòng)器正常工作,其輸出晶體管永遠(yuǎn)不應(yīng)完全關(guān)斷,因此需要在交流耦合電容之前放置額外的偏置電阻RB,以便為驅(qū)動(dòng)器提供DC電流路徑.選擇RB值,使得當(dāng)驅(qū)動(dòng)器引腳處于低電平狀態(tài)時(shí),通過驅(qū)動(dòng)器引腳的最小電流不小于3毫安,通過驅(qū)動(dòng)器的最大DC電流不超過30毫安.等式1可用于估計(jì)RB.
在等式1中,USWSE是單端電壓擺幅,RTerm是終端網(wǎng)絡(luò)電阻.SiTime晶振建議3.3V和2.5V電源分別使用100Ω和48.7Ω的RB值.
應(yīng)遵循以下建議,通過LVPECL并聯(lián)負(fù)載終端實(shí)現(xiàn)最佳信號(hào)完整性:

圖7:寄生電容對(duì)SiT936x波形的影響

1.將終端網(wǎng)絡(luò)放置在離接收器0.1到0.2英寸的范圍內(nèi).將終端網(wǎng)絡(luò)連接到接收器的長走線看起來像短截線,會(huì)降低接收器輸入端的信號(hào)完整性.
2.將接收器輸入端的容性負(fù)載降至最低.當(dāng)快速信號(hào)邊沿到達(dá)接收器時(shí),高容性負(fù)載會(huì)降低端接阻抗,從而導(dǎo)致較大的負(fù)載反射系數(shù).這種反射在源處反射后,以較小的衰減返回到負(fù)載.
經(jīng)驗(yàn)法則是,如果

其中rT是20%至80%的上升時(shí)間,LC是負(fù)載電容.圖7顯示了6.8pF寄生輸入電容如何影響LVPECL波形上升沿的示例.

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